FPGA 时钟树与抖动预算：为什么你的高速链路总是不稳定
PCIe 偶尔掉链、JESD204B 锁不上、视频链路有闪烁——很多时候不是逻辑代码的问题，而是时钟没设计好。FPGA 高速收发器对输入时钟的抖动（Jitter）极其敏感，而时钟树从晶振 → 时钟缓冲器 → FPGA 全局时钟网络，每一级都会叠加抖动。这篇文章讲清楚抖动预算怎么算、时钟树怎么搭、常见坑在哪里。
一、为什么高速链路怕抖动
FPGA 的高速收发器（GTP/GTH/GTY）用的是嵌入式时钟恢复（CDR），但恢复出的时钟质量取决于参考时钟的质量。参考时钟抖动过大，会导致：
- PCIe 误码率上升：参考时钟 RMS 抖动超过 1 ps，Gen3 误码率可能从 1e-12 恶化到 1e-8。
- JESD204B 同步失败：SYSREF 抖动过大，LMFC 对齐不上，链路直接锁不住。
- 视频链路闪烁：像素时钟抖动导致采样点偏移，画面出现抖动或横纹。
- DDR 时序裕量消失：时钟抖动吃掉建立/保持时间裕量，高温下内存报错。
核心公式：抖动是叠加的——时钟树每一级都会增加抖动，总抖动是各级的 RSS（平方和开根号），不是简单相加。
二、抖动预算怎么算
以 PCIe Gen3 x8 链路为例，参考时钟要求 RMS 抖动 ≤ 1 ps（12 kHz ~ 20 MHz 积分）。我们来逐级算：
| 时钟树节点 | 抖动贡献（RMS） | 说明 |
|---|---|---|
| 晶振（XO） | 0.3 ps | 低相噪 OCXO，100 MHz |
| 时钟缓冲器（Buffer） | 0.5 ps | Si5341 或 8T49N 系列 |
| PCB 走线 + 过孔 | 0.2 ps | 微带线 5 cm，阻抗连续 |
| FPGA 全局时钟网络 | 0.3 ps | MRCC → BUFG → SERDES |
| 总抖动（RSS） | √(0.3²+0.5²+0.2²+0.3²) ≈ 0.67 ps | 低于 1 ps 要求，裕量 33% |
预算超了怎么办
如果总抖动算出来 1.2 ps，超过了 PCIe Gen3 的 1 ps 要求，按优先级优化：
1. 换更低抖动的晶振：普通 TCXO 抖动 1 ps → OCXO 降到 0.3 ps，立竿见影。
2. 换更好的时钟缓冲器：去掉冗余的 buffer，用专用时钟芯片（Si5341 vs 普通 GPIO buffer）。
3. 缩短 PCB 走线：晶振靠近 FPGA，走线 ≤ 5 cm，避免过孔。
4. 电源去耦做好：LDO 给时钟芯片单独供电，别和数字电路共用电源。
三、FPGA 时钟树结构
FPGA 内部的时钟树不是一根线，而是多级缓冲：
| 层级 | 资源 | 用途 | 抖动叠加 |
|---|---|---|---|
| 1. 外部输入 | 时钟引脚（MRCC/SRCC） | 晶振 / 外部时钟输入 | — |
| 2. MMCM/PLL | 混合模式时钟管理器 | 倍频、分频、相位调整 | ≈ 0.1~0.3 ps |
| 3. 全局缓冲 | BUFG / BUFGCE | 驱动整个 FPGA 逻辑阵列 | ≈ 0.1 ps |
| 4. 区域时钟 | BUFH / BUFR | 局部时钟域，低抖动 | ≈ 0.05 ps |
| 5. SERDES 时钟 | CPLL / QPLL | 高速收发器参考时钟 | ≈ 0.2 ps |
关键规则
- 高速收发器时钟必须走专用引脚：GTH/GTY 的参考时钟引脚是固定的，不能用普通 IO 输入。
- MMCM/PLL 不要串太多级：级联两级 PLL 会叠加抖动，能一级搞定就别两级。
- 跨时钟域用 FIFO：别用逻辑直接跨域，亚稳态会导致随机错误。
- SDR/ADC 时钟要和数据时钟同源：JESD204B 需要 Device Clock 和 SYSREF 同源同步。
四、三个常见时钟坑
坑 1：晶振靠开关电源太近
开关电源的纹波（mV 级）会调制晶振输出，导致抖动恶化 2~3 倍。解决：晶振远离 DC-DC，用 LDO 单独供电，电源加铁氧体磁珠。
坑 2：JESD204B SYSREF 没对齐
SYSREF 是用来对齐 LMFC（本地多帧时钟）的，如果 SYSREF 和 Device Clock 不是同源，或者走线太长偏斜太大，链路就会随机失锁。解决：SYSREF 和 Device Clock 从同一颗时钟芯片输出，走线等长。
坑 3：用普通 IO 当 SERDES 参考时钟
FPGA 的高速收发器有专用参考时钟引脚（如 MGTREFCLK0P/N）。如果你把晶振接到普通 IO 引脚上，虽然能倍频出时钟给逻辑用，但 SERDES 的 CDR 锁不住——因为抖动叠加了全局时钟网络的噪声。
FPGA 高速链路的稳定性，一半靠逻辑设计，一半靠时钟设计。抖动预算算清楚、时钟树搭对、电源去耦做好，很多”偶发掉链”的问题就消失了。时钟不是玄学，是可以算出来的工程问题。
