相控阵雷达信号处理：多通道波束形成与脉冲压缩的 FPGA 流水线
相控阵雷达没有机械转动，靠上千个阵元的电子扫描指向目标。真正吃算力的不是天线，而是后端的多通道实时处理：每一路回波都要同时做数字波束形成、脉冲压缩和目标检测。这篇文章把这条流水线拆成能算的数据率和资源账，以及在 FPGA 板卡上怎么搭。
相控阵为什么必须用 FPGA
传统机械扫描雷达一个时刻只朝一个方向收发，后端只要处理一路信号。相控阵不一样：一个天线面有 N 个阵元，每个阵元后接一路 T/R 组件和一路 ADC。N 路回波必须同时进数字域，才能在数字域做波束形成（DBF）。
这就带来两个硬约束：
- 数据率极高：N 路 ADC 并行采样，N 越大、采样率越高，后端带宽越大；
- 延迟必须极低：波束形成和脉压是流水线式的，不能攒一批再算——相控阵要在每个脉冲周期内完成全部处理，否则下一个脉冲就来了。
CPU 和 GPU 都做不到这种”多路并行 + 微秒级流水”的确定性处理，这正是 FPGA 的位置。
一条完整的雷达信号处理流水线
典型的数字相控阵后端，从 ADC 到目标点迹，是这样一条流水线：
1. 多通道 ADC 采集：每个阵元一路，12~16 bit，采样率从几十 MSPS 到几百 MSPS；
2. DDC 数字下变频：每路做混频 + 低通滤波 + 抽取，把中频信号降到基带复信号（I/Q）；
3. DBF 数字波束形成：N 路复基带信号按目标方向做复数加权求和，形成一个或多个接收波束；
4. 脉冲压缩（匹配滤波）：对 LFM（线性调频）信号做匹配滤波，把宽脉冲压成窄脉冲，提高距离分辨率；
5. CFAR 恒虚警检测：在压缩后的数据上自动检测目标，抑制杂波；
6. 点迹凝聚与上报：把检测到的目标距离/方位/幅度打包给主机。
FPGA 适合把第 2~5 步整条做进同一时钟域，每个脉冲周期（几十到几百微秒）内跑完一遍。
算一笔数据率的账
先看一条 16 通道、每通道 125 MSPS、14 bit 的相控阵系统到底有多快：
| 环节 | 计算式 | 结果 |
|---|---|---|
| 单通道原始数据率 | 125 MSPS × 14 bit | 1.75 Gbps ≈ 218 MB/s |
| 16 通道总数据率 | 16 × 1.75 Gbps | 28 Gbps ≈ 3.5 GB/s |
| DDC 后复基带数据率 | 16 ch × 125 MSPS × (16 bit I + 16 bit Q) | 8 Gbps ≈ 1 GB/s |
| DBF 复数 MAC 吞吐 | 16 ch × 125 M 采样/s × 1 复乘 | 2 G complex MAC/s |
| 4096 点脉压 FFT | 125 MSPS ÷ 4096 点 | 约 30 次/通道/秒 |
关键数字是：16 路并行采样，后端要同时处理 3.5 GB/s 的原始数据。JESD204B/C 高速串行链路就是为这个场景设计的——每路 ADC 用一对差分线串行走，而不是并行走十几根线。
DBF 和脉压分别吃什么资源
数字波束形成（DBF）
DBF 的本质是：N 路复信号，每路乘一个复数加权系数 w(n)，再求和。
- 每个采样点要做 N 次复数乘法（4 次实数乘法 + 2 次加法）；
- N=16 时，每个时钟周期要并行做 16 个复乘——FPGA 的 DSP 块天然并行；
- 加权系数 w(n) 按目标指向角计算（w(n)=e^(-j·2π·n·d·sinθ/λ)），可以预存成查找表。
FPGA 跑 DBF 几乎不吃指令周期，就是把 DSP 块排满做并行乘加。
脉冲压缩（匹配滤波）
LFM 信号脉压的标准做法是”频域法”：输入 FFT × 匹配滤波器系数 IFFT。
- 4096 点 FFT，每通道一个；
- FPGA 内建 FFT IP，流水化输出，延迟固定几个微秒；
- 16 通道可以分时复用一个 FFT 核，也可以复制 16 个并行跑。
资源上，4096 点单精度 FFT 大约占几百个 DSP 块和几 Mbit BRAM，在 XCKU15P 这一档的 FPGA 上完全放得下。
三档板卡怎么选
不同通道数和更新率对应不同 FPGA 资源：
| 板卡 | FPGA 平台 | 适合的雷达规模 | 为什么选它 |
|---|---|---|---|
| XCKU15P 核心板 | Kintex UltraScale+ | 16~64 通道、高更新率近程雷达 | 逻辑资源充裕，GTH 收发器接多路 JESD204B/C，DSP 块够跑并行 DBF + 多通道 FFT |
| DUF7690T | 复旦微 JFM7VX690T（兼容 XC7VX690T） | 国产化高可靠雷达节点 | Virtex-7 级资源，工业级温度，适合对供应链和可靠性有要求的车载/安防雷达 |
| DUK7410T | 复旦微 JFM7K410T（兼容 XC7K410T） | 4~8 通道、低成本原型验证 | Kintex-7 级，成本可控，够跑小阵列 DBF 和单通道脉压，适合算法验证和小批量 |
一个典型分工：算法团队先用 DUK7410T 跑 4 通道原型验证波形和检测逻辑，定型后移植到 DUF7690T 做国产化量产，或上 XCKU15P 做更大阵列的工程机。
工程案例：16 通道近程安防雷达
某近程安防雷达用 16 元线阵，工作在 10 GHz，带宽 100 MHz，脉冲重复频率 5 kHz：
- 16 路 ADC 经 JESD204B 进 FPGA；
- DDC 把每路降到 10 MHz 复基带；
- DBF 同时形成 4 个接收波束（覆盖不同方位角）；
- 4096 点频域脉压把 20µs 宽脉冲压到约 5 m 距离分辨率；
- 单元平均 CFAR 输出目标点迹，经 PCIe 上报主机。
实测：单脉冲处理延迟约 80 µs，远小于 200 µs 的脉冲周期，FPGA 资源占用约 60%（DSP 和 BRAM）。
相控阵的”电子扫描”听上去像天线问题，真正的算力战场在 FPGA 里——多路并行、微秒流水、确定性延迟，这三件事 CPU 做不到，FPGA 天生就是干这个的。
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